电子电路分析与实践
项目七 计算题
1．由或非门构成的基本SR锁存器如图P7.1所示，已知输入端S、R的电压波形，试画出与之对应的Q和的波形。
图P7.1
解：
2．由与非门构成的基本SR锁存器如图P7.2所示，已知输入端 、的电压波形，试画出与之对应的Q和的波形。
图P7.2
解：
3．已知双门锁存器如图P7.3所示，试写出该锁存器的特性方程。
图P7.3 图P7.4
解：先写出电路特性表。
A
B
Qn
Qn+1
A
B
Qn
Qn+1
0
0
0
1
1
0
0
1
0
0
1
1
1
0
1
1
0
1
0
0
1
1
0
1
0
1
1
1
1
1
1
1
卡诺图
4．写出图P4.4所示锁存器的特性方程
解： CP=0时；RD=SD=0，Qn+1=Qn
CP=1时；，SD=S ，
5．钟控SR锁存器符号如图P7.5（a）所示，设初始状态为0，如果给定CP、S、R的波形如图P7.5（b）所示，试画出相应的输出Q波形。
（a） （b）
图P7.5
解：
6．（1）分析图P7.6（a）所示由CMOS传输门构成的钟控D锁存器的工作原理。
图P7.6（a）
（2）分析图P4.6（b）所示主从D触发器的工作原理。
图P7.6（b）
（3）有如图P4.6（c）所示波形加在图P7.6（a）（b）所示的锁存器和触发器上，画出它们的输出波形。设初始状态为0。
图P7.6（c）
解：（1）图所示是用两个非门和两个传输门构成的钟控D锁存器。当CP=1时，=0、C=1，TG1导通，TG2断开，数据D直接送到Q和端，输出会随D的改变而改变。但G1、G2没有形成正反馈，不具备锁定功能，此时称电路处于接收数据状态；CP变为低电平0时，=1，C=0，TG1断开，TG2导通， G1、G2形成正反馈，构成双稳态电路。由于G1、G2输入端存在的分布电容对逻辑电平有短暂的保持作用，因此，电路输出状态将锁定在CP信号由1变0前瞬间D信号所确定的状态。
（2）由两个D锁存器构成的主从D触发器，采用上升沿触发方式，原理分析可参考4.2.1节有关内容。
（3）D锁存器输出波形图
D触发器输出波形图
7．图P7.7（a）所示的为由D锁存器和门电路组成的系统，锁存器和门电路的开关参数如下：
锁存器传输延时tpd（DQ）=15ns， tpd（CQ）=12ns，建立时间tSU=20ns；保持时间tH=0ns。
与门的传输延迟时间tpdAND=16ns，或门的传输延迟时间tpdOR=18ns，异或门的传输延迟时间tpdXOR=22ns。
（1）求系统的数据输入建立时间tSUsys；
（2）系统的时钟及数据输入1的波形如图P4.7（b）所示。假设数据输入2和数据输入3均恒定为0，请画出Q的波形，并标明Q对于时钟及数据输入1的延迟。
（a） （b）
图P7.7
解：（1）系统的数据输入建立时间tSUsys=或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延迟=tpdOR+tpdXOR+ tSU - tpdAND =18ns+22ns+20ns-16 ns =44ns。
（2）
8．有一上升沿触发的JK触发器如图P7.8（a）所示，已知CP、J、K信号波形如图P4.8（b）所示，画出Q端的波形。（设触发器的初始态为0）
（a） （b）
图P7.8
解：
9． 试画出如图P7.9所示时序电路在一系列CP信号作用下，Q0、Q1、Q2的输出电压波形。设触发器的初始状态为Q=0。
图P7.9
解：先画Q0波形，再画Q1波形，最后画Q2波形。
10．有一简单时序逻辑电路如图P7.10所示，试写出当C= 0和C=1时，电路的状态方程Qn+1，并说出各自实现的功能。
图P4. 10
解：当C=0时，J=X ，K=X
为T触发器
当C=1时， J=X
为D触发器
11．用上升沿D触发器和门电路设计一个带使能EN的上升沿D触发器，要求当EN=0时，时钟脉冲加入后触发器也不转换；当EN=1时，当时钟加入后触发器正常工作，注：触发器只允许在上升沿转换。
解：当EN=0 ，Qn+1=Qn ；当EN=1，Qn+1=D ，则
，令即可。
12．由JK触发器和D触发器构成的电路如图P4.12（a）所示，各输入端波形如图P4.12（b），当各个触发器的初态为0时，试画出Q0和Q1端的波形，并说明此电路的功能。
（a） （b）
图P7.12
解：
根据电路波形，它是一个单发脉冲发生器，A可以为随机信号，每一个A信号的下降沿后；Q1端输出一个脉宽周期的脉冲。
13．时序电路如图P7.13（a）所示。给定CP和A的波形如图P4.13（b）所示，画出Q1、Q2、Q3的波形，假设初始状态为0。
（a）
（b）
图P7.13
解： ，，，
14．分析图P7.14示电路，要求：
（1）写出JK触发器的状态方程；
（2）用X、Y、Qn作变量，写出P和Qn+1的函数表达式；
（3）列出真值表，说明电路完成何种逻辑功能。
P7.14
解：（1）
（2）
X
Y
P
X
Y
P
0
0
0
0
0
1
0
0
0
1
0
0
1
0
1
1
0
1
1
0
0
1
0
0
1
1
1
0
1
0
0
1
1
1
0
1
1
1
1
1
（3）串行加法器
15．试分析如图P4.15同步时序逻辑电路，并写出分析过程。
图P4.15
解：（1）写出驱动方程
（2）写出状态方程
，，
（3）列出状态转换真值表
0
0
0
0
0
1
1
0
0
0
0
0
0
0
1
0
1
0
1
0
1
0
1
1
0
1
0
0
1
1
1
1
0
0
1
0
0
1
1
1
0
0
1
1
1
0
0
1
（4）画出状态转换图
（5）自启动校验，能够自启动
（6）结论：具有自启动能力的同步五进制加法计数器。
16．同步时序电路如图P4.16所示。
（1）试分析图中虚线框电路，画出Q0、Q1、Q2波形，并说明虚线框内电路的逻辑功能。
（2）若把电路中的Y输出和置零端连接在一起，试说明当X0X1X2为110时，整个电路的逻辑功能。
图P4.16
解：（1）写出每级触发器的状态方程
，，
分析后，其状态转换图为：
所以波形图为：
电路是一个同步五进制可以自启动的加法计数器
（2），
当X1X2X3=110时，
，
当Q2Q1Q0出现011状态时，使计数器的状态清0，故此种情况下，整个电路功能为一个三进制加法计数器。
17．试用D触发器设计一个同步五进制加法计数器，要求写出设计过程。
解：
（1）状态转换图
（2）状态真值表
0
0
0
0
0
1
1
0
0
0
0
0
0
0
1
0
1
0
1
0
1
×
×
×
0
1
0
0
1
1
1
1
0
×
×
×
0
1
1
1
0
0
1
1
1
×
×
×
（3）求状态方程
（4）驱动方程
，，
（5）逻辑图
（6）自启动检验。
18．设计三相步进电机控制器：工作在三相单双六拍正转方式，即在CP作用下控制三个线圈A、B、C按以下方式轮流通电。
解：将A、B、C分别由三个触发器（Q2、Q1、Q0）的输出，则可画出状态转换图：
根据状态转换图列出状态真值表
（2）状态真值表
0
0
0
×
×
×
1
0
0
1
1
0
0
0
1
1
0
1
1
0
1
1
0
0
0
1
0
0
1
1
1
1
0
0
1
0
0
1
1
0
0
1
1
1
1
×
×
×
（3）求状态方程
（4）逻辑图
（4）仿真结果
19．表P4.19为循环BCD码的编码表，试用JK触发器设计一个循环BCD码十进制同步加法计数器，并将其输出信号用与非门电路译码后控制交通灯：红灯R、绿灯G和黄灯Y。要求一个工作循环为：红灯亮30秒，黄灯亮10秒，绿灯亮50秒，黄灯亮10秒。要求写出设计过程，并画出CP、R、G和Y的波形图。写出设计过程并用QuartusII软件仿真。
表P4.19 循环BCD码
十进制数
D
C
B
A
十进制数
D
C
B
A
0
0
0
0
0
5
1
1
1
0
1
0
0
0
1
6
1
0
1
0
2
0
0
1
1
7
1
0
1
1
3
0
0
1
0
8
1
0
0
1
4
0
1
1
0
9
1
0
0
0
解：（1）列出状态真值表
0
0
0
0
0
0
0
1
0
0
0
1
0
0
1
1
0
0
1
0
0
1
1
0
0
0
1
1
0
0
1
0
0
1
0
0
×1
×1
×0
×1
0
1
0
1
×1
×1
×1
×1
0
1
1
0
1
1
1
0
0
1
1
1
×1
×1
×1
×0
1
0
0
0
0
0
0
0
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
1
1
0
1
1
1
0
0
1
1
1
0
0
×0
×0
×0
×0
1
1
0
1
×0
×0
×0
×0
1
1
1
0
1
0
1
0
1
1
1
1
×0
×0
×0
×1
（2）求状态方程
（3）驱动方程
，
，
，
，
（4）电路图
（5）自启动校验
从状态表可知，无效状态通过几个CP脉冲以后能够进入有效循环，所以能够自启动。
（6）译码电路设计
真值表
Q3
Q2
Q1
Q0
R
G
Y
Q3
Q2
Q1
Q0
R
G
Y
0
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
0
1
1
0
0
1
0
0
0
0
0
1
0
0
1
1
1
0
0
0
1
0
0
×
×
×
0
0
1
0
0
0
1
0
1
0
1
×
×
×
0
1
1
0
0
1
0
0
1
1
1
×
×
×
1
1
1
0
0
1
0
1
1
0
0
×
×
×
1
0
1
0
0
1
0
1
1
0
1
×
×
×
1
0
1
1
0
1
0
1
1
1
1
×
×
×
表达式
仿真波形
20．图P4.20为一个米里型序列检测器的状态转换图。用D触发器实现该电路，并用QuartusII软件对该电路进行仿真，说明逻辑功能。（S0、S1、S2的编码分别为00、01、11）
图P4.20
解：（1）根据题意列出电路的状态表：
X
Z
0
0
0
0
0
0
0
0
1
0
1
0
0
1
1
1
1
0
1
0
0
0
1
0
1
0
1
1
1
0
1
1
1
0
0
1
0
1
0
1×
0×
0×
1
1
0
0×
0×
1×
（2）状态方程：
， ，
（3）输出方程：
（4）驱动方程：
（5）电路图
（6）仿真结果
逻辑功能：该电路统计输入1的个数，当X输入3个1（不需要连续输入）时，输出Z为1。
21．设计一个串行编码转换器，把一个8421BCD码转换成余3BCD码。输入序列（X）和输出序列均由最低有效位开始串行输入和输出。要求将串行编码转换器设计成米里型状态机。
解：如果8421BCD码的所有位同时可用，那么码转换器可以用一个4输入-4输出的组合逻辑电路来实现。但在这里BCD码是串行传输的数据，因此，必须用时序逻辑电路来实现。
（1）列出状态转换图
表1所示为8421BCD码和余3BCD码的对应表
8421BCD码
余3BCD码
0
0
0
0
0
0
1
1
0
0
0
1
0
1
0
0
0
0
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
0
0
1
1
1
0
1
0
1
1
0
0
0
0
1
1
0
1
0
0
1
0
1
1
1
1
0
1
0
1
0
0
0
1
0
1
1
1
0
0
1
1
1
0
0
状态设定
设初始状态为S0，当8421BCD码第一位到达时，如果X=0，加上1，则Y=1（没有进位），进入状态S1（表示第一次加运算后没有进位）；如果X=1，加上1，则Y=0（有进位），进入状态S2（表示有进位）。
当8421BCD码第二位到达时，如果在状态S1，则若X=0，加上1，则Y=1，且没有进位，进入状态S3；若X=1，加上1，则Y=0，且有进位，进入状态S4。如果在状态S2，则若X=0，加上1，则Y=0，且有进位，进入状态S4；若X=1，加上1，则Y=1，且有进位，进入状态S4。
当8421BCD码第三位到达时，如果状态为S3，则无任X=0还是为1，进入状态S5（无进位）；如果状态为S4，当X=0时，进入状态S5，如果X=1，状态进入S6。
当8421BCD码第四位到达时，不管状态为S5还是S6均回到S0。状态转换图如图所示。
状态表
当前状态
下一状态
Z
X=0
X=1
X=0
X=1
S0
S1
S2
1
0
S1
S3
S4
1
0
S2
S4
S4
0
1
S3
S5
S5
0
1
S4
S5
S6
1
0
S5
S0
S0
0
1
S6
S0
—
1
—
状态编码
为了减少逻辑门的数量，状态编码采用以下原则：
（1）在给定输入的情况下，有相同次态的状态应给予只有一位不同的相邻赋值；
（2）同一状态的次态应给予相邻赋值；
（3）在给定输入的情况下，输出相同的状态给予相邻赋值。
因此，状态编码如图所示。
根据状态编码，列出状态转换真值表。
Y
X=0
X=1
X=0
X=1
000
001
101
1
0
001
111
011
1
0
101
011
011
0
1
111
110
110
0
1
011
110
010
1
0
110
000
000
0
1
010
000
×××
1
×
100
×××
×××
×
×
逻辑图
22．根据同步二进制计数器的构成规律，用上升沿触发T触发器和与非门设计8进制加减计数器，当M=0时为加法计数器，当M=1时为减法计数器，并要有进位和借位输出信号。画出电路。
解：
23．由四位二进制计数器74161及门电路组成的时序电路如图P4.23所示。要求：
（1）分别列出X=0和X=1时的状态图；
（2）指出该电路的功能。
图P4.23 图P4.24
解：（1）X=0时，电路为8进制加计数器，状态转换图为：
（2）X=1时，电路为5进制加计数器，状态转换图为：
24．由四位二进制计数器74161组成的时序电路如图P4.24所示。列出电路的状态表，假设CP信号频率为5kHz，求出输出端Y的频率。
解：状态图如图所示：
F信号为CP信号的五分频，因此其频率为1kHz。
25．由四位二进制计数器74LS161和4位比较器74LS85构成的时序电路如图P4.25所示。试求：
（1）该电路的状态转换图；
（2）工作波形图；
（3）简述电路的逻辑功能；
（4）对电路做适当修改，实现N（N＜16）进制计数 。
P4.25
解：（1）
（2）
（3）11进制加法计数器
（4）将N从74LS85的B3B2B1B0输入即可。
26．如图P4.26所示为由计数器和数据选择器构成的序列信号发生器，74161为四位二进制计数器，74LS151为8选1数据选择器。请问：
（1）74161接成了几进制的计数器？
（2）画出输出CP、Q0、Q1、Q2、L的波形（CP波形不少于10个周期）。
图P4.26
解：（1）74161接成6进制计数器
（2） 波形如下：
27．试分析如图P4.27所示电路的逻辑功能。图中74LS160为十进制同步加法计数器，其功能如表P4.27所示。
图P4.27
表P4.27 74LS160功能表
CP
EP
ET
工作状态
×
0
×
×
×
置 零
↑
1
0
×
×
预置数
×
1
1
0
1
保 持
×
1
1
×
0
保持（但CO=0）
↑
1
1
1
1
计 数
解：28进制加法计数器。（8421BCD码输出）
28．用74161构成十一进制计数器。要求分别用“清零法”和“置数法”实现。
解：（1）清零法
（2）置数法
29．试用图P4.29（a）所示的电路和最少的门电路实现图P4.29（b）的功能，要求发光二极管亮三秒暗四秒，……，周期性地重复。
（a） （b）
图P4.29
解：
30．用十六进制同步加法计数器74161设计能自启动的2421BCD码十进制加法计数器，可用必要的门电路。
解：2421BCD码的状态转换图
计至0100时置1011：，D3D2D1D0=1011 ，连线图为：
31．设计一个可控计数器，X=0时实现8421BCD码计数器，X=1时实现2421BCD码计数器。
8421BCD码
2421BCD码
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
0
1
1
0
0
1
1
0
1
0
0
0
1
0
0
0
1
0
1
1
0
1
1
0
1
1
0
1
1
0
0
0
1
1
1
1
1
0
1
1
0
0
0
1
1
1
0
1
0
0
1
1
1
1
1
解：X=0时，计至9时置0000：，D3D2D1D0=0000
X=1时，计至4时置1011：，D3D2D1D0=1011
，D2=0，D3=D1=D0=X
32．如图P4.32所示为用两片74161构成的100进制计数器，两片74161采用同一时钟信号，每片74161均接成10进制计数器，然后级联。试用QuartusII软件对电路仿真，从仿真结果判断能否实现100进制计数，并分析原因。如不能实现100进制计数，请对电路做适当改进，并用QuartusII对电路重新仿真。
图P4.32
解：无法实现100进制计数，因为，当计数90）时，再来一个CP脉冲就进01）。其仿真结果为：
改进后电路
对改进后电路的仿真结果：
33．用两片集成计数器74161构成75进制计数器，画出连线图。
解：
34．用两片74161和门电路实现同步双模计数器。当M=0时24进制，M=1时60进制，要求电路不能过渡状态。
解： M=0时： M=1时：
35．中规模集成计数器74LS193引脚图和逻辑符号、功能表分别如图P4.35和如表P4.35所示，其中和分别为进位和借位输出。
（1）请画出进行加法计数实验时的实际连接电路。
（2）试通过外部的适当连线，将74LS193连接成8421BCD码的十进制减法计数器。
图P4.35
表P4.35
输 入
输 出
RD
CPU
CPD
D3
D2
D1
D0
Q3
Q2
Q1
Q0
1
×
×
×
×
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0
0
0
0
0
0
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d3
d2
d1
d0
d3
d2
d1
d0
0
1
↑
1
×
×
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4位二进制加计数
0
1
1
↑
×
×
×
×
4位二进制减计数
解：（1）进行加法计数实验时的电路连接如图，CPD接1，CPU接计数脉冲，RD=0，接1，输出为Q3、Q2、Q1、Q0。
（2）要求按8421编码十进制减法计数时，电路图如上右图所示，状态转换图为
由功能表可知，74LS193是异步置数，因此当出现0000后，先出现1111，才能把计数器置成1001，随后开始减法计数，电路如图所示。
36．电路如图P4.36所示，设各触发器的初始状态为0。请画出在输入信号作用下，对应的输出Q0、Q1的波形，并描述电路实现的功能。
图P4.36
解：（1）波形图：
（2）功能：右移寄存器
37．一逻辑电路如图P4.37所示，试画出时序电路部分的状态图，并画出在CP作用下2—4译码器74LS139输出、、、的波形，设Q1、Q0的初态为0。2线—4线译码器的逻辑功能为：当时，电路处于工作状态，，，，。
图P4.37
解：（1）状态转换图
（2）波形图
38．图P4.38所示右移寄存器中，已存入110101数码，JK触发器的初始状态为0。在CP脉冲作用下，试画出J、Q和Z端的波形。
图P4.38
解：
39．分析如图P4.39所示电路，画出状态转换图和时序图，并说明CP和Q2是几分频。
图P4.39
解：从图所示电路图可知，S1S0=01，根据表4.8-3所示的74LS194功能表，电路处于右移功能。右移数据输入端的逻辑表达式为：。图中异步清零端加了一负脉冲，使寄存器的初始状态Q0Q1Q2Q3=0000。根据右移寄存器的逻辑功能，可画出如图4.8-7所示的状态图。
根据状态图，可画出如图所示的时序图。
从上述时序图可知，CP与Q2之间的关系为七分频。
40．画出如图P4.40所示由移位寄存器时序电路状态转换图和对应的输出Y。
图P4.40
解：状态转换图
41．采用如图P4.41所示的二片74LS194双向移位寄存器、一个1位全加器和一个D型触发器设计两个4位二进制数A=A3A2A1A0、B=B3B2B1
图P4.41
解：
工作过程：
先将CLR置成低电平，将D触发清零，并使74LS194处于并行置数功能，在CP脉冲上升沿的作用下，将两个4位二进制数置入双向移位寄存器74LS194；
将CLR恢复成高电平，使74LS194处于左移功能，在4个CP脉冲的作用下，完成加法运算，结果存在79LS194（0）中，4位加法器的进位输出存在D触发器中。
CP和CLR的时序如下：
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